设计验证工程师/Design Verification Engineer(J20200)

1. 验证计划制定与闭环：主导复杂SoC芯片或关键IP模块的验证计划制定，搭建并维护验证测试平台，完成用例开发、执行并推动验证签核闭环。 2. 验证方法学应用：应用SystemVerilog/UVM等验证方法学，开展模块级和系统级功能验证，输出验证报告； 3. 回归测试与分析优化：执行回归测试，分析功能覆盖率和代码覆盖率，识别验证盲区并迭代补充用例，确保验证完备性与高质量交付； 4. 跨团队协同调试：协同设计、系统及软件团队定位问题根因，推动跨团队分析并提出优化建议，闭环问题； 5. 验证流程与工具迭代：参与验证流程优化与自动化工具开发，提升验证效率与可重复性。 【任职要求】 1. 教育背景与专业知识：硕士及以上学历，微电子、计算机、通信等相关专业，具备扎实的芯片验证理论基础； 2. 专业技能与资格：能运用SystemVerilog/UVM完成验证环境搭建与用例开发，具备Python/Perl/Tcl脚本编写能力以辅助验证自动化； 3. 行业与专业经验：3年以上SoC或IP验证经验，有ARM或GPU/NPU处理器架构验证经验者优先； 4. 项目/任务成果：独立主导过至少一个SoC芯片或关键IP模块从验证计划制定到签核的完整流程； 5. 其他要求：具有低功耗验证或安全芯片验证经验者优先，熟悉Formal验证、FPGA原型验证或混合信号验证者优先。