ASIC设计工程师（DFT IP开发与集成方向）(J11745)

RTL 设计与验证 1. RTL 开发：使用Verilog/SystemVerilog 开发可综合的RTL 代码，针对模拟及混合信号的故障检测，设计定制化的片上测试、监控与诊断IP。 2. 数字逻辑设计：设计并验证数字逻辑模块，包括测试控制器、时序控制逻辑、传感器/接口控制逻辑、测量与监控逻辑、数据捕获与比对逻辑，以及故障检测与报告逻辑。 3. 总线接口构建：构建结构清晰的寄存器及总线连接接口（如基于APB、AHB 或AXI-lite 的控制与状态路径），以支持固件交互与子系统集成。 4. 验证环境搭建：开发测试平台（Testbench）、断言（Assertions）、检查器（Checkers）及模块/子系统级验证环境，验证控制器行为、检测逻辑、配置编程、故障响应及状态报告。 5. 功能验证执行：规划并执行功能验证，覆盖常规、极限（Corner）、异常（Negative）及故障注入（Fault-injection）场景，确保关键诊断行为具备充分的覆盖率。 6. 联合仿真：与模拟及混合信号设计师协作，创建或应用行为模型、桩模块（Stubs）及接口抽象,从而对故障机制及可观测性路径进行真实的验证。 7. 问题调试（Debug）：通过波形分析、基于断言的检查（ABV）及根因排查解决RTL 与仿真问题，并与集成及产品团队保持紧密沟通。 8. 代码质量把控：确保RTL 代码具备模块化、可复用性、时序感知（Timingaware）、综合友好（Synthesis-friendly）及高扩展性，以满足多种SoC 衍生产品的集成需求。 SoC 集成 1. IP 集成：将定制化DFT/诊断IP 集成至SoC 子系统及系统级测试架构中，并妥善处理时钟/复位树结构、中断处理及状态可见性等问题。 2. 集成适配：与SoC 集成及DFT 团队密切合作，确保设计能够兼容系统测试基础架构、量产测试流程、诊断机制及固件控制需求。 3. 后端交付支持：通过解决跨时钟域（CDC）问题、复位交互、时序考量、低功耗影响及物理实现交接（Handoff）要求，保障集成工作的顺利推进。 跨部门协作 1. 全生命周期协作：在整个设计与验证周期内，与数字、模拟/混合信号设计团队、DFT 工程师、SoC 架构师以及产品/测试工程团队保持紧密合作。 2. 需求转化：将模拟或混合信号的故障模式转化为稳定可靠的数字检测逻辑，使其适用于片上测试、筛选及诊断。 3. 技术研讨：积极参与关于架构权衡、可观测性策略及硅片实际调试准备度（Silicon debug readiness）的技术讨论并做出贡献。 【任职要求】 • 教育背景：电气工程、计算机工程、微电子或相关专业硕士学历。 • 设计经验：具备丰富的Verilog/SystemVerilog RTL 设计实操经验。 • 验证能力：在RTL 验证、仿真及调试方法学方面拥有实际项目经验。 • 流程掌握：深入理解ASIC/SoC 设计流程，包括代码编写、仿真、逻辑综合及系统集成。 • 数字底座：具备扎实的数字电路设计基础，精通状态机（FSM）设计、数据通路（Datapath）设计、总线协议（AXI/AHB/APB）、时钟域处理、复位策略及时序考量。 • 团队合作：具备在复杂的SoC 开发环境中与跨职能团队协作的经验。