Senior ASIC Front-End Synthesis Engineer(J11705)

1.负责芯片前端的综合（Synthesis）工作，优化芯片的性能、功耗和面积（PPA），确保满足项目需求。 2.开展STA静态时序分析，分析时序路径，解决时序收敛问题，保证芯片的时序性能。 3.撰写UPF文件，支持低功耗设计，并进行低功耗检查以确保设计符合节能标准。 4.进行LEC逻辑等价性检查，验证综合后的网表与原始RTL设计的一致性。 5.执行Lint/CDC检查，确保RTL代码的质量和跨时钟域信号的安全性。 6.编写技术文档，记录设计流程和结果，为后续维护提供支持。 【任职要求】 1.计算机科学、电子工程或相关专业硕士及以上学历。 2.至少3年以上的前端综合设计经验，熟悉数字IC设计全流程。 3.精通Synopsys Design Compiler、Cadence Genus、SpyGlass、Conformal、PrimeTime等EDA工具的使用。 4.熟练运用STA工具进行时序分析，解决复杂的时序问题。 5.熟练掌握UPF格式，了解低功耗设计方法学。 6.具备丰富的LEC检查经验，能够有效验证网表与RTL的一致性。 7.对Lint/CDC检查工具有深入理解，能够识别并修复潜在的设计问题。 8.熟悉Verilog/SystemVerilog语言，具备扎实的RTL设计能力。 9.具备良好的沟通能力和团队协作精神，能够在高压环境下高效工作。 10.熟悉Unix/Linux操作系统，具备脚本编程能力（如Tcl/Perl/Python）。