Digital RTL Engineer

数字模块RTL设计、功能仿真及设计文档编写，参与RISC-V/DSP/AXI总线模块设计 【任职要求】 • 本科及以上学历，微电子、集成电路等相关专业 • 3年以上数字IC设计经验 • 精通Verilog/SystemVerilog，熟悉数字电路设计流程 • 熟悉RISC-V或ARM架构，了解AXI总线协议 • 熟练使用VCS/Verdi等仿真调试工具 • 有低功耗设计经验者优先