NPU IP架构专家

1、NPU IP总体架构设计： (1) 面向端侧AI场景（图像/语音/NLP/多模态大模型），定义NPU指令集、数据流、存储层次与计算阵列（如Systolic Array、SIMD）的宏观架构。 (2) 完成NPU IP与SoC总线、内存子系统的低延迟/高带宽集成设计。 2、极致性能与能效优化 (1) 建立PPA（性能/功耗/面积）模型，设计DVFS、时钟门控、近存计算等低功耗策略。 (2) 探索稀疏计算、混合精度（INT4/FP8）、Winograd加速等算法友好架构，提升单位功耗推理吞吐量。 3、关键模块微架构实现 (1) 参与完成张量引擎、向量引擎、DMA、控制器等核心模块的RTL实现与代码走查。 (2) 参与定义验证策略与性能仿真平台，协同完成功能/性能/精度评估。 4、前瞻技术预研与IP演进 (1) 跟踪可重构计算、存内计算、Chiplet扩展等前沿技术，推动NPU迭代路线图。 (2) 支持不同制程节点的IP化交付，确保可配置性与可重用性。 5、软硬件协同与生态建设 (1) 配合编译器、Runtime团队定义指令集与编程模型，优化算子库。 (2) 参与模型量化与推理框架（TFLite、ONNX Runtime、荣耀NN框架）的定制适配。 【任职要求】 1、基本条件 (1) 微电子、计算机、电子工程等相关专业，本科及以上学历。 (2) 8年以上AI加速器/GPU/DSP架构设计经验，其中至少3年专注于NPU或张量加速器IP架构设计，并有2颗以上芯片成功流片与量产经验。 2、专业能力 (1) 深入理解深度学习算法（CNN/Transformer/RNN）及主流模型（BERT、ResNet、LLaMA等）。 (2) 精通NPU架构关键技术：计算阵列、存储层次、DMA设计、稀疏加速、混合精度。 (3) 熟练使用C++/SystemC/Python进行周期级建模与性能分析。 (4) 熟悉AMBA ACE/CHI等总线协议及缓存一致性。 (5)了解TVM、MLIR等编译器框架基本原理。 3、加分项 (1) 有端侧大模型推理加速架构设计经验。 (2) 熟悉Chiplet/UCIe或先进封装互连扩展。 (3) 具备软硬件协同设计及编译器优化经验。 (4) 熟悉ARM异构计算（CPU+GPU+NPU+DSP）系统设计。